使用Verilog HDL实现异步FIFO设计与实现 FIFO 读写 时序在现代IC设计中特别是在模块与外围芯片的通信设计中多时钟域的情况不可避免当数据从一个时钟域传递到另一个域并且目标时钟域与源时钟域不相关时这些域中的动作是不相关的从而消除了同步操作的可能性并使系统重复地进入亚稳定状态[1]在有大量的数据需要进行跨时钟域传输且对数据传输速度要求比较高的场合异步FIFO是一种简单快捷的解决方

单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级FPGA跨时钟域设计-- Multi-Asynchronous Clock Design of FPGA主要内容局部同步设计概念跨时钟域的问题亚稳态(metastability)同步失