这是我练习的一个程序做完后正确运行就贴出来供爱好verilog FPGA设计的朋友们共享大家共同进步. 该程序由于含有常量驱动num_count故是不可综合的 use Verilog HDL to display a char on the lcd 采用四线传输传输一个八位数据得分两次需6个state来完成 通过本试验的状态罗列可以使你充分感受到什么叫做状态机哈哈本程序在lcd上显示OKm