FPGA设计之——时序设计FPGA设计一个很重要的设计是时序设计而时序设计的实质就是满足每一个触发器的建立(Setup)保持(Hold)时间的要求??? 建立时间(Setup Time)：是指在触发器的时钟信号上升沿到来以前数据稳定不变的时间如果建立时间不够数据将不能在这个时钟上升沿被打入触发器??? 保持时间(Hold Time)：是指在触发器的时钟信号上升沿到来以后数据稳定不变的时间 如

1建立时间(Setup Time)和保持时间(Hold time)建立时间是指在时钟边沿前数据信号需要保持不变的时间保持时间是指时钟跳变边沿后数据信号需要保持不变的时间见图1如果不满足建立和保持时间的话那么DFF将不能正确地采样到数据将会出现metastability的情况如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间那么超过量就分别被称为建立时间裕量和保持时间裕量2什么是竞争与