S3C2440A中的时钟控制逻辑可以产生必须的时钟信号包括CPU的FCLKAHB总线外设的HCLK以及APB总线外设的PCLKS3C2440A包含两个锁相环(PLL)：一个提供给FCLKHCLK和PCLK另一个专用于USB模块(48MHz)时钟控制逻辑可以不使用PLL来减慢时钟并且可以由软件连接或断开各外设模块的时钟以降低功耗????? S3C2440A的主时钟源由外部时钟(EXTCLK)或

锁相环的组成和工作原理2008-04-24 10:261．锁相环的基本组成许多电子设备要正常工作通常需要外部的输入信号与内部的振荡信号同步利用锁相环路就可以实现这个目的锁相环路是一种反馈控制电路简称锁相环(PLL)锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位因锁相环可以实现输出信号频率对输入信号频率的自动跟踪所以锁相环通常用于闭环跟踪电路锁相环在工作的过程中当输出信