单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第8章 Verilog有限状态机设计8.1 有限状态机摩尔型(Moore)状态机 米里型(Mealy)状态机 用状态机设计模5计数器module fsm(clkclrzqout)input clkclr output reg z output reg[2:0] qoutalways (posedge clk or pose