#CPLD分频器# 相关文档
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基于VerilogHDL与CPLD的分频器设计.doc
摘要在复杂的数字逻辑电路中经常会用到不同的时钟信号本文主要介绍了在MAXPlusII开发软件下得用Verilog 硬件描述语言来设计分频器在进行分频器设计时采用的是一种逐层深入的设计理念由易到难由浅入深可实现2-256之间的任意奇数偶数半整数分频此外本文还介绍了Altera的EP1K100QC208-3型CPLD使得分频器的设计显得更加实际化从而也体现了一种实践求真知的求学理念关键词:
日期：2022-04-21 格式：.docx 页数：11页 大小：3.24MB 发布：
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