时序电路设计实 验 目 的 : 掌握条件语句在简单时序模块设计中的使用学习在Verilog模块中应用计数器实 验 环 境 :Windows 7MAXPlusⅡ10等实 验 内 容 : 模为60的8421BCD码加法计数器的文本设计及仿真BCD码—七段数码管显示译码器的文本设计及仿真用For语句设计和仿真七人投票表决器120分频器的文本设计及仿真实 验 过 程 : 一模为60的8421BCD码加法计
异步时序逻辑电路的设计实验目的熟悉并掌握脉冲异步逻辑电路的分析方法加深对异步时序逻辑电路的理解掌握时序逻辑电路的设计方法及如何消除临界竞争实验器材二输入与非门74LS00 反向器 74LS04三输入与非门 74LS10实验内容用电平异步时序逻辑电路实现下沿触发的D触发器典型输入时间图如下:X2(CP)X1(D)676855543176123541Z(Q) 实验步骤建立原始流程表按照输入信号的
《数字电子技术》课程实验报告实验四:典型时序逻辑电路分析与设计实验1、实验目的1、掌握中规模数字集成电路同步计数器的基本工作原理和使用方法。2、理解中规模数字集成电路同步计数器的基本工作特性。3、掌握用中规模数字集成电路同步计数器实现任意进制计数器的基本方法。4、了解同步计数器基本调试方法。2、实验任务1、4位二进制加法计数器74LS163功能分析(参考实验教材P356)(1)参考图671,在实
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\* MERGEFORMAT 45 实验六 时序逻辑电路一.实验目的1 掌握常用时序电路的分析、设计及测试方法;2 掌握用触发器组成单稳态电路的方法。3 掌握用不同的触发器组成计数器的方法。二.实验仪器1 双踪示波器、数字电路实验箱、万用表 2 器件74LS74双D触发器 2片74LS76双负边沿JK触发器2片74LS04六反相器 1片三.预习要求 1 分析实验内容1单稳态电路原理,估算R的取
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一验证JK触发器CC4027的逻辑功能K0×010002.用JK触发器设计同步24分频电路 ? CH2Q1 ? CH1 触发信源选谁? 时钟脉冲CP 送 CH2显示3.设计一个同步时序脉冲产生器J14.设计一个同步三分频电路(选做)三分频电路MC14027 CD4027 SSI时序逻辑电路实验
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