单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第11章 DSP Builder设计初步11.1 DSP Builder设计流程概述1.在MATLABSimu
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第4章 VHDL设计初步 主要内容4.1 VHDL简介4.2 VHDL组合电路设计 4.2.1 用VHDL设计基本组合电路 4.2.2 用VHDL设计加法器4.3 VHDL时序电路设计 4.3.1 用VHDL设计D触发器 4.3.2 用VHDL设计计数器4.4 Synplify Pro
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第9章 VHDL数字设计与优化主要内容9.1 流水线设计技术9.2 资源共享9.3 字符液晶显示控制9.4 VGA图像显示控制器设计9.5 FIFO缓存器设计9.6 异步串行接口(UART)设计9.1 流水线设计技术 流水线设计是经常用于提高所设计系统运行速度的一种有效的方法为了保障数据的快速传输必须使系统运行
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单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级数字电路与系统设计张顺兴 主编 东南大学出版社目 录第1章 数制与码制第2章 逻辑代数基础第4章 组合逻辑电路第5章 触发器第6章 时序逻辑电路第9章 半导体存储器第10章 可编程逻辑器件第11章硬件描述语言(VHDL)第12章 数字系统设计基础电子电路器件图片引脚分配演示试验 返回封面第1章
Verilog HDL发展历史模块定义:一个简单的例子Verilog模块基本结构参数声明模块中某些数值(如延迟时间信号位宽等)在例化时可能需要改变此时可以通过参数声明加以解决参数一经声明就视其为一常量语法:parameter WIDTH=4 DELY=50 period= BIT=1 BYTE=8 PI=parameter STROBE_DELAY=(BYTEBIT)2预处理指令以单反引号`开始的
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级Verilog 数字系统设计杨晖北京航空航天大学电子信息工程学院第一讲 Verilog 概述1.硬件描述语言 硬件描述HDL(Hardware Description Language)语言是一种用形式化方法来描述数字电路和系统的语言 历史上出现的HDL甚多成为国际标准只有两种Verilog
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单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第2章 FPGACPLD器件2.1 PLD器件概述2.2 PLD的基本原理与结构2.3 低密度PLD的原理与结构2.4 CPLD的原理与结构2.5 FPGA的原理与结构2.6 FPGACPLD的编程元件2.7 边界扫描测试技术2.8 FPGACPLD的编程与配置2.9 FPGACPLD器件概述2.10 F
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