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一实验目的学会使用VHDL语言并熟悉用VHDL语言完成2选1多路选择器设计和8位硬件加法器VHDL设计 二.实验设备:名 称 规 格 数量计算机 586及以上 1台Quartus II软件 以上实验内容及步骤 1.利用VHDL语言完成2选1多路选择器的设计1).打开Quartus II新建打开VHDL界面输入程序并保存名为程序
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计算机科学与技术学院2012Verilog HDL 课程实验报告专 业:计算机科学与技术班 级:计实1001学 号:U201014488姓 名:王宸敏电 话:15927458625邮 件: HYPERLINK mailto: 完成日期:2012-05-28 周一晚上指导教师:吴非实验报告一实验Verilog电路设计与仿真二实验目的学习掌握用Ver
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学习活动二:优先编码器电路制作与功能测试学习目标:会各数制之间的转换能描述优先编码器的编码特点会使用8-3线编码器能对编码器电路进行功能测试 建议学时数:10课时 生产前准备:一小组成员分工班组成员分工根据学生数量把全班分成56个班组每组以68人为宜每组各选一名组长并分配职责 小组名称:工作理念:序号职务岗位职责123456二小
实验一 2选1 多路选择器实验目的掌握多路选择器的设计方法掌握if else语句的使用方法掌握VHDL电路的设计仿真和硬件测试方法设计描述及方法y2选1多路选择器设计电路的接口描述bas其中a b是输入信号s 是通道选择信号y是输出信号当s=0时y=a 当s=1 时y=b程序代码library ieee use _logic_ entity mux_2_1 is port (a
成绩指导老师日期《EDA技术》实验报告实验名称:4选1多路选择器设计 院系名称:计算机科学与工程学院 专业名称:计算机科学与技术 课程名称:EDA技术 班 级: 学 号: 姓
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