按计数增减分:加法计数器减法计数器加减法计数器. 异步计数器 一异步二进制计数器 1异步二进制加法计数器 分析图 由JK触发器组成的4位异步二进制加法计数器. 分析方法:由逻辑图到波形图(所有JK触发器均构成为T 触发器的形式且后一级触发器的时钟脉冲是前一级触发器的输出Q)再由波形图到状态表进而分析出其逻辑功能. 2异步二进制减法计数器 减法运算规则:0000-1时可视为(1)0000-1=11
LIBRARY IEEEUSE _LOGIC_USE _LOGIC_ENTITY SCAN_LED IS PORT ( d : IN STD_LOGIC_VECTOR(3 DOWNTO 0) SG :OUT STD_LOGIC_VECTOR(6 DOWNTO 0)
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JK触发器工作原理 =0时触发器处于一个稳态 CP为0时G3G4被封锁不论JK为何种状态Q3Q4均为1另一方面G12G22也被CP 封锁因而由与或非门组成的触发器处于一个稳定状态使输出QQ状态不变 由0变1时触发器不翻转为接收输入信号作准备 JK触发器电路图设触发器原状态为Q=0Q=1当CP由0变1时有两个信号通道影响触发器的输出状态一个是G12和G22打开直接影响触发器的
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1. 电路与符号RD=0直接置01主从J-K触发器的工作波形由主从JK构成的T触发器 设计要求:四人参加比赛每人一个按钮其中最先按下按钮者相应的指示灯亮其他人再按按钮不起作用DQ时钟D2赛前先清零D4反相端都为1CP0 同步触发器 CP=1 期间 触发 T触发器 保持 翻转 11
用JK用触发器构成T触发器逻辑图及仿真(T=1) 用JK触发器构成Tˊ触发器逻辑图及仿真(T=0) 双相时钟脉冲逻辑图及仿真 D触发器逻辑图及仿真 :
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