VHDL状态机AD采样控制电路实现一实验目的:学习用状态机对AD转换器ADC0809的采样控制电路的实现二.实验原理:ADC0809是CMOS的8位AD转换器片内有8路模拟开关可控只制8个模拟量中的一个进入转换器中转换时间约100us含锁存控制的8路多路开关输出有三态缓冲器控制单5V电源供电三. 实验内容:如下文本编辑输入LIBRARY IEEEUSE IEEE.STD_LOGIC_1164
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实验六 用状态机实现ADC0809的采样电路设计(1)【实验目的】设计实现ADC0809采样的状态机电路掌握状态机的Verilog设计方法学习设计仿真工具的使用方法学习层次化设计方法【实验内容】1.设计实现ADC0809采样电路启动信号START高电平开始AD转换此时转换结束标志变为0当EOC由低变为高表示转会结束此时可以置OE为1ADC输出转换结果ADC0809控制时序如下:
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级FSM是为时序电路设计而创建的特殊模型技术在针对任务顺序非常明确的电路(如交通灯控制器)是非常实用理论上任何时序电路都可以建立FSM模型但并不总是一种高效的方法如果一味地追求使用FSM来设计时序电路可能会导致代码冗长和容易出错例如任务简单的寄存器就不必使用FSM方式实现又例如虽然任务与顺序很明确但任务数目太多或者性能要求较高时
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级KX康芯科技EDA技术与VHDL 第5章VHDL状态机 KX康芯科技5.1 状态机设计相关语句 5.1.1 类型定义语句 TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型 或TYPE 数据类型名 IS 数据类型定义 TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_L
状态机设计相关语句 2. 主控时序进程 【例5-1】LIBRARY IEEEUSE _LOGIC_ENTITY s_machine IS PORT ( clkreset : IN STD_LOGIC state_inputs : IN STD_LOGIC_VECTOR (0 TO 1) b_outputs : OUT INTEGER RANGE 0
用户自定义数据类型定义语句 SUBTYPE digits IS INTEGER RANGE 0 to 9 控组合进程的任务是根据外部输入的控制信号(包括来自状态机外部的信号和来自状态机内部其它非主控的组合或时序进程的信号)或(和)当前状态的状态值确定下一状态(next_state)的取向即:next_state的取值内容以及确定对外输出或对内部其它组合或时序进程输出控制信号的内容【例7
第5章VHDL状态机 状态机可归纳为4个要素即现态条件动作次态 在高速运算和控制方面状态机更有其巨大的优势 状态机结构 BEGIN CASE current_state IS WHEN s0 =>b_outputs<= 5 IF state_inputs = 00 THEN next_state<=
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11100101011011001assign x = data[23]initial begin clk =0 rst =1 2 rst =0 30 rst =1 data = 20 b1100_1001_0000_1001_0100endalways 10 clk=clkalways (posedge clk) data = {data[22:0]data[23]}交通灯电路(一)
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