大桔灯文库logo

下载提示:1. 本站不保证资源下载的准确性、安全性和完整性,同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。
2. 本文档由用户上传,版权归属用户,大桔灯负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。

相关文档

  • verilog.doc

    奇数分频器的设计module fredevider3(clockin,clockout); input clockin; output clockout; reg temp1,temp2; reg [1:0] count; always@(posedge clockin)begin if(count==2) begincount = 0;temp1 = ~temp1; end elsecoun

  • tlc5602-verilog.doc

    #

  • Verilog-HDL-举例.doc

    Verilog HDL 程序举例一基本组合逻辑功能:双向管脚(clocked bidirectional pin)Verilog HDL: Bidirectional PinThis example implements a clocked bidirectional pin in Verilog value of OE determines whether bidir is an input

  • LED闪烁verilog(FPGA_CPLD).doc

    module led(clkrstled) input clkrst output[7:0] led reg[7:0] led reg[19:0]i always(posedge clk or negedge rst) if(0==rst) begin led<=255 i<=0 end el

  • ADC0809的FPGA驱动verilog).doc

    #

  • Verilog6UART(串口通信).docx

    这个程序没有仿真没有测试 1 UART功能设计1.1 UART的工作原理异步通信时UART发送/接收数据的传输格式如图1所示一个字符单位由开始位数据位停止位组成异步通信的一帧传输经历以下步骤:(1)无传输发送方连续发送信号处于信息1状态(2)起始传输发送方在任何时刻将传号变成空号即1跳变到O并持续1位时间表明发送方开始传输数据而同时接收方收到空号后开始与发送方同步并期望收到随后的数据(3)奇

  • Verilog9SRAM读写实验.docx

    SRAM采用IS62LV256-70U其部分引脚为:(具体情况参考相应的datasheet) 读时序:WE持续为高CE和OE一直为低写时序:`timescale 1ns 1pspany: Engineer: Create Date: ???20:44:47 11172010 Design Name: Module Name: ???sram Project Name: Target

  • verilog语言及设计.ppt

    Click Verilog语言及程序设计Verilog HDL程序基本结构Verilog 语言要素常用任务和函数常量连续赋值语句事件控制casecasez和casex的差别 00x0101循环语句

  • Verilog交通灯控制器.doc

    Verilog交通灯控制器程序 : HYPERLINK :.dicdermembermember.phpusername=5life 未知?? 时间:2007-09-29 11:24:16??来自: HYPERLINK :.dicder l t _blank 网上??浏览次数:581??文字大小:【 HYPERLINK ja

  • Verilog(汉字点阵显示.doc

    中国石油大学课 程 设 计 报 告题 目: 中国石油大学点阵循环显示 学 院: 地球科学与技术学院 班 级: 姓 名: 学 号: 日期: 2012 年 1 月 摘 要设计要求: 利用EDASOPC 实

违规举报

违法有害信息,请在下方选择原因提交举报


客服

顶部