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摘要在信号发生器的设计中传统的用分立元件或通用数字电路元件设计电子线路的方法设计周期长花费大可移植性差本设计是利用EDA技术设计的电路 该信号发生器输出信号的频率范围为20Hz20KHz幅度的峰-峰值为0.3V5V两路信号之间可实现0°359°的相位差侧重叙述了用FPGA来完成直接数字频率合成器(DDS)的设计DDS由相位累加器和正弦ROM查找表两个功能块组成其中ROM查找表由兆功能模块LP
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第 20 卷第 3 期
数字频率合成器的FPGA实现 ? 摘要: 介绍了DDFS的原理和Altera的FPGA器件ACEX 1K的主要特点给出了用ACEX 1K系列器件EP1K10TC144-1实现数字频率合成器的工作原理设计思路电路结构和仿真结果 关键词: DDFSFPGA快速通道互连仿真 1 概述 1971年美国学者J.TierncyC.M.Rader和B.Gold提出了以全数字技术从相位概念出发直接合成所需波形
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级直接数字频率合成器(DDS)及其FPGA实现 DDS算法原理在参考时钟的驱动下相位累加器对频率控制字进行线性累加得到的相位码对波形存储器寻址使之输出相应的条幅码经过DA转换得到相应的阶梯波最后再使用低通滤波器对其进行平滑处理得到所需频率的平滑连续的波形采用的工具软件: Quartu
基于FPGA的DDS设计摘 要:直接数字频率合成(DDS)技术采用全数字的合成方法所产生的信号具有频率分辨率高频率切换速度快频率切换时相位连续输出相位噪声低和可以产生任意波形等诸多优点本文在对现有DDS技术的大量文献调研的基础上提出了符合FPGA结构的DDS设计方案并利用MAXPLUSⅡ软件在ACEX1K系列器件上进行了实现详细的介绍了本次设计的具体实现过程和方法将现场可编程逻辑器件FPGA
第 29 卷第 7 期
基于FPGA 的数字频率计的设计
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