实验4 异步计数器及其应用一实验目的1掌握计数器74LS90的逻辑功能和使用方法2掌握用74LS90实现可变模数(M<10)计数器的方法3掌握七段译码器和数码管的逻辑功能及其应用二实验设备1数字电路实验箱 2数字双踪示波器 3函数信号发生器4集成电路:74LS90三实验内容(一)本次实验所用芯片简单介绍:74LS90是一块二-五-十进制异步计数器外形为双列直插引脚排列如图(4-1)所示逻辑符号如
含异步清零和同步使能的加法计数器一 实验目的 1了解数码管的工作原理 2了解二进制计数器的工作原理学习 3七段数码管显示译码器的设计 4学习VHDL 的CASE 语句及多层次设计方法二实验原理七段数码管是电子开发过程中常用的输出显示设备在实验系统中使用的是两个四位一体共阴极型七段数码管其单个静态数码管如下图4-1 所示 图4-1 静态七段数码管
一实训要求
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学生课程实验报告书 12 级 电通 系 通信工程 专业 03 班 2014--2015学年 第 2 学期
异步清零和同步时钟使能的4位加法计数器一实验目的:学习计数器的设计仿真和硬件测试进一步熟悉VHDL设计技术二实验原理本试验中所要设计的计数器由4位带异步清零的加法计数器和一个4位锁存器组成其中rst是异步清零信号高电平有效clk是计数时钟同时也是锁存信号ENA为计数器输出使能控制当ENA为1时加法计数器的输出值加载于锁存器的数据端当ENA为0时锁存器输出为高阻态当计数器输出1111时进位信号COU
EDA实验报告书 课题名称含异步清零和同步时钟使能的加法计数器设计实验目的1.学习计数器的设计仿真和硬件测试方法2.进一步熟悉VHDL设计技术设计要求设计24进制含异步清零和同步时钟使能的加法计数器具体要求如下:1.清零端高电平时信号输出为0使能端高电平时可以计数2.本计数器为上升沿触发3.计数器的输出为两路信号分别代表计数值的个位和十位两路信号以BCD码输出设计思路 根据十进制使能端加法计
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