神州龙芯 Verilog编码规范软IP重用标准(草案 2007-1-10)(仅供内部使用)1. 宗旨本规范为神州龙芯内部强制实施的 Verilog HDL 编码规范每个IP设计人员必须严格遵守以避免不必要的重复劳动从而提高设计效率本规范适用于下列三种 Verilog代码文件的编写:1)可综合逻辑部件2)虚拟部件(Virtualponent--VC)3)测试模块(testb
#
#
#
Verilog 编写规范
IP Qualificati
#
缩进由四个空格组成禁止使用制表符 TAB 这个主要是为了代码美观整齐因为在不同的编辑器里 TAB 制表符的长度是不一样的而空格则是一样的实际上这已经成为编写代码的默认标准之一 例如 :if ( x == 1) { indented_code = 1 if ( new_line == 1) { more_indented_code = 1 }} 变量赋值必须
编码规范版本:文件更改记录日期版本号修订说明修订人审核人 目录 TOC o 1-3 h z u HYPERLINK l _Toc280622399 1编写目的 PAGEREF _Toc280622399 h 4 HYPERLINK l _Toc280622400 2编写对象 PAGEREF _Toc280622400 h 4 HYPERLINK l _Toc2
1.引言 今天人们越来越明白软件设计更多地是一种工程而不是一种个人艺术由于大型产品的开发通常由很多的人协同作战如果不统一编程规范最终合到一起的程序其可读性将较差这不仅给代码的理解带来障碍增加维护阶段的工作量同时不规范的代码隐含错误的可能性也比较大BELL实验室的研究表明软件错误中18左右产生于概要设计阶段15左右产生于详细设计阶段而编码阶段产生的错误占的比例则接近50分析表明编码阶段产生的错误
违法有害信息,请在下方选择原因提交举报