实验一 组合逻辑3-8译码器的设计一实验目的:1通过3-8译码器的设计让学生掌握组合逻辑电路的设计方法2掌握组合逻辑电路的静态测试方法3初步了解可编程器件设计的全过程二实验步骤:1打开QuartusII软件2选择路径选择FileNew Project Wizard指定工作目录指定工程和顶层设计实体称注意:工作目录名不能有中文3添加设计文件将设计文件加入工程中单击Next如果有已经建立好的VHDL
EDA实验指导书计算机科学与技术系目录 TOC o 1-1 h z u l _Toc276477281 实验一 Quartus II 开发环境实验 PAGEREF _Toc276477281 h 3 l _Toc276477282 实验二 半加器 PAGEREF _Toc276477282 h 18 l _Toc276477283 实验三 全加器 PAGEREF
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可编程逻辑器件设计实验指导书2006年2月 : PAGE : TOC o 1-1 h z u l _Toc168923431 实验一 8位全加器设计 PAGEREF _Toc168923431 h 1 l _Toc168923432 实验二 七人表决器 PAGEREF _Toc168923432 h 2 l _Toc168923433 实验三
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青 岛 科 技 大 学实验报告实验课程:EDA技术实验 : 赵力 : 0807010222 年级: 08级 专业班级: 自化082班 台号: 30 实验日期: 自动化与电子工程学院实验一 运算电路的设计与仿真一实验目的1.设计一个1位全加器设计模块分层次2. 先设计半加器再用
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