相关文档

• 基于CPLD_FPGA的半整数分频器的设计.doc

  基于CPLDFPGA的半整数分频器的设计 文章：林海波文章类型：设计应用 文章加入时间：2003年10月28日17:35文章出处：国外电子元器件 ?? 摘要：简要介绍了CPLDFPGA器件的特点和应用范围并以分频比为的半整数分频器的设计为例介绍了在MAXplus II开发软件下利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法 ??? 关键词：VHDL CPLDF

• 基于FPGA的半整数分频器设计.doc

  基于FPGA的半整数分频器设计一.系统设计任务及功能概述1.系统设计任务基于FPGA的半整数分频器设计任务要求：设有一个5MHz(或7911131517192123 25MHz)的时钟源但电路中需要产生一个2MHz的时钟信号由于分频比为(或1)因此采用小数分频2.小数分频的基本原理小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器然后通过控制单位时间内两种分频

• 基于VerilogHDL的32位分频计数器的设计.ppt

  单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级基于Verilog HDL的32位分频计数器的设计微电子 高翔Verilog HDL的优点Verilog HDL是一种通用的硬件描述语言易 学易用Verilog HDL允许在同一个电路模型内进行不 同抽象层次的描述Verilog HDL 绝大多数流行的综合工具都支持所有的制造厂商都提供用于Verilog HDL综合 之后的逻

• 基于VerilogHDL与CPLD的分频器设计.doc

  摘要在复杂的数字逻辑电路中经常会用到不同的时钟信号本文主要介绍了在MAXPlusII开发软件下得用Verilog 硬件描述语言来设计分频器在进行分频器设计时采用的是一种逐层深入的设计理念由易到难由浅入深可实现2-256之间的任意奇数偶数半整数分频此外本文还介绍了Altera的EP1K100QC208-3型CPLD使得分频器的设计显得更加实际化从而也体现了一种实践求真知的求学理念关键词:

• 基于SA4828的变频器设计.doc

  基于SA4828的变频器设计徐 志 跃(北京航空航天大学 电工电子中心 北京100083)摘要：本文介绍了利用大规模专用集成电路SA4828设计变频器的方法内容包括：SA4828的特性介绍及变频器的主电路驱动电路隔离电源保护电路速度检测调速系统等部件的设计方法关键词：变频调速正弦脉宽调制智能功率模块Design of Inverter Based on SA4828 for AC Moto

• 基于FPGA的通用可控分频器的设计.doc

  泉 州 师 范 学 院 毕业论文（设计） 题目 基于FPGA的通用可控分频器的设计物理与信息工程 学院 电子信息科学与技术 专业 2007 级学生 李文才 070303018 指导教师 曾永西 职称 讲师 完成日期 2011年4月1日 教务处

• 毕业设计基于CD4553的三位半计数器.doc

  摘 要纵观全球全世界全中国三位半计数器在行业发展中都有至关重要的作用中国也有很多从外国引进的三位半计数器作为国人并且是相关专业的学生我想尽自己的微薄之力来为祖国该行业服务我们知道CD4553是3位十进制计数器有1个输出端要完成3位输出采用扫描输出方式通过它的选通脉冲信号依次控制3位十进制的输出从而实现扫描显示方式在本论文中为了熟悉CD4553的引脚及功能了解电路的组成和用途我们可以利用合适

• 基于FPGA任意倍数分频器设计.doc

  目 录 TOC o 1-3 h z u  HYPERLINK l _Toc355989584 1 绪论 PAGEREF _Toc355989584 h 1 HYPERLINK l _Toc355989585  课题分析 PAGEREF _Toc355989585 h 1 HYPERLINK l _Toc355989586  FPGA概述 PAGEREF

• 数控分频器的设计.doc

  数控分频器的设计一实验目的学习数控分频器的设计分析和测试方法实验内容在SmartSOPC实验箱上的实现数控分频器的设计在clk输入64KHz的频率信号或更高输出FOUT接蜂鸣器BUZZER由KEY1KEY2控制输入8位预置数并在数码管12上显示三实验原理数控分频器的功能就是当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比从而产生不同的频率值本例就是用计数值可并行预置的加法计数器设计完成

• 基于FPGA的正整数除法器设计.doc

  1.顶层模块`timescale 1ns 1pspany: 西安电子科技大学 Engineer: piger朱 Create Date: 16:08:42 05112012 Design Name: 基于FPGA的正整数除法器设计(被除数8位除数4位) Module Name: div Project Name: div Target D