单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第6章 行为级仿真模型建模Verilog HDL 数字系统设计及实践学习指南【知识目标】(1)了解Verilog HDL语言不可综合行为描述的特点(2)了解仿真模型和Testbench的概念和作用(3)掌握各种常用Verilog HDL行为描述方法【技能目标】(1) 熟练应用Verilog行为描述构建仿真模型和Testben
单击此处编辑母版文本样式第二级第三级第四级第五级数字系统设计-------Quartus Ⅱ的Verilog HDL建模与仿真常用的PLD设计EDA工具软件PLD设计EDA工具软件的分类由芯片制造商提供提供了一个CPLDFPGA 的完全集成化设计环境只支持本的PLD可以使用几种不同的 EDA工具完成整个设计即不同的阶段选用不同的工具 EDA ToolProviderDescriptionMAX
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第5章 时序逻辑建模Verilog HDL 数字系统设计及实践学习指南【知识目标】(1) 掌握时序电路的基本概念和含义(2) 掌握如何用Verilog行为描述语句表示寄存器和锁存器(3) 掌握如何用Verilog描述有限状态机(4) 理解同步时序逻辑设计的概念(5) 掌握多种典型时序电路的Verilog描述【技能目标】(1)
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级Verilog HDL 数字系统设计及实践第1章 Verilog层次化设计学习指南【知识目标】(1) 了解Verilog设计中的模块的概念(2) 了解层次化设计的概念(3) 了解Testbench的概念【技能目标】(1) 能够描述一个完整的简单模块(2) 能够通过模块实例化完成层次化的设计【重点难点】(1) 模块实例化的理解
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第8章 任务和函数Verilog HDL 数字系统设计及实践学习指南【知识目标】(1) 掌握Verilog任务说明语句的定义和使用(2) 掌握Verilog函数说明语句的定义和使用(3) 了解任务和函数的联系与区别(4) 掌握常用的系统自定义任务和函数【技能目标】(1) 熟练使用Verilog任务说明语句进行硬件编程(2)
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第8章 任务和函数Verilog HDL 数字系统设计及实践学习指南【知识目标】(1) 掌握Verilog任务说明语句的定义和使用(2) 掌握Verilog函数说明语句的定义和使用(3) 了解任务和函数的联系与区别(4) 掌握常用的系统自定义任务和函数【技能目标】(1) 熟练使用Verilog任务说明语句进行硬件编程(2)
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第9章 编译预处理Verilog HDL 数字系统设计及实践学习指南【知识目标】(1) 了解编译指令的概念(2) 了解常见的几个编译指令【技能目标】(1) 能够掌握常见的编译指令语法形式(2) 能够正确地运用常见的编译指令功能【重点难点】(1) 宏定义及条件编译指令的运用9.1`define `undef `de
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级Verilog HDL 数字系统设计及实践第二章 Verilog基本语法学习指南【知识目标】(1) 了解Verilog语言的基本语法形式及要素(2) 理解各种数据类型及其应用(3) 理解表达式的运算规则【技能目标】(1)掌握各种语法形式及规则(2)能够正确定义数据类型(3)能够用各种表达式描述简单的算法【重点难点】(1)各种
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第9章 编译预处理Verilog HDL 数字系统设计及实践学习指南【知识目标】(1) 了解编译指令的概念(2) 了解常见的几个编译指令【技能目标】(1) 能够掌握常见的编译指令语法形式(2) 能够正确地运用常见的编译指令功能【重点难点】(1) 宏定义及条件编译指令的运用9.1`define `undef `de
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级Verilog HDL 数字系统设计及实践第二章 Verilog基本语法学习指南【知识目标】(1) 了解Verilog语言的基本语法形式及要素(2) 理解各种数据类型及其应用(3) 理解表达式的运算规则【技能目标】(1)掌握各种语法形式及规则(2)能够正确定义数据类型(3)能够用各种表达式描述简单的算法【重点难点】(1)各种
违法有害信息,请在下方选择原因提交举报