实验三 二进制计数器设计一实验目的 (1)熟悉VHDL时序电路的设计方法 (2)了解清零和使能的概念以及同步清零和异步清零的区别 (3)用VHDL语言设计二进制计数器并仿真下载验证其功能二实验原理 计数器是最常见的寄存器逻辑电路从微处理器的地址发生器到频率计都需要用到计数器一般计数器可以分为两类:加法计数器和减法计数器加法计数器每来一个脉冲计数值加1减法计数器每来一个脉冲计数器值减1有时将两者做在
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48 \* MERGEFORMAT 48 实验七N进制计数器的设计一.实验目的1熟悉集成计数器逻辑功能;2掌握各种集成计数器的控制端作用及级联方法;3掌握用各种集成计数器构成N进制计数器的原理。二.实验仪器及材料 1双踪示波器、数字电路实验箱、万用表2器件74LS90异步二-五-十进制计数器2片74LS163 同步二进制计数器 2片74LS20 四输入端双与非门 1片 74LS21 四输入端双与
实验名称:用74LS161设计同步12进制计数器 学生: 班级: :指导老师: 同组人: 成绩:一实验目的及要求: 1.实验目的:(1)熟悉利用QuartusⅡ的原理图输入方法设计组合电路(2)学会对实验板上的FPGACPLD进行编程下载(3)硬件验证自己的设计项目2.实验要求:(1)要求所设计的电路有三个输入端:? en:使能端高电平有效? c
实验八 设计任意进制计数器一实验目的掌握中规模集成计数器的使用方法及功能测试方法二实验内容及要求采用(74LS192)复位法或预置数法设计一个三位十进制计数器要求各位同学设计的计数器的计数容量是自己的最后三位数字三设计过程74LS192是中规模同步十进制可逆计数器具有双时钟输入并具有清除和置数等功能其引脚排列如图所示74LS192(CC40192)的功能如下表所示CR:清除端 C
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实验5 时序逻辑电路的应用7CP0R0B CD4511是BCD—七段译码带输出驱动器的译码器 是与七段共阴极数码管配套使用的译码器管脚排列如下图e14BCD码七段译码器15CD4511四实验面板:Q2fgg1412R Q348421BCDQ3Q1RCP
实验4二十四进制计数器设计一 实验目的1.熟悉QuartusII的VHDL文本设计流程全过程学习计数器的设计与仿真2.掌握简单逻辑电路的设计方法与功能仿真技巧3 学习使用VHDL语言进行二十四进制计数器的设计二. 实验仪器设备 1 PC机1台 2 QuartusII系统1套三.实验原理1 参考二十四进制计数器设计中的相关内容2 根据老师教学演示的相关内容四.实验内容用VHDL语言设计一个二十四进制
湖南人文科技学院课程设计报告课程名称:电子技术基础课程设计设计题目:24进制数字电子钟时计器译码显示电路 系 别: 专 业: 班 级:
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