5.1 异步时序逻辑电路模型 (一)异步时序逻辑电路的分类 异步时序电路可以从不同的角度进行分类 1.冲异步时序电路和电平异步时序电路 输入信号有脉冲信号和电平信号两种所谓电平信号是以电平的高低来表示信号而脉冲信号是以脉冲的有无来表示信号 根据输入信号的不同异步时序电路又分脉脉冲时序电路和电平异步时序电路两种如果加到异步时序电路的输入
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级数字逻辑基础第五章 异步时序电路异步时序电路的分类基本型异步时序电路 没有触发器依靠电路反馈记忆状态输入信号为电平型信号脉冲性异步时序电路 依靠触发器记忆状态输入为脉冲信号(时钟信号)但是没有统一的时钟并且将时钟作为显式的输入对待5.1 基本型异步时序电路分析基本型异步时序电路的模型输入变量系统状态激励状态输出变量
第五章 异步时序逻辑电路(3)输出信号的形式脉冲异步时序逻辑电路的输出信号可以是脉冲信号也可以是电平信号若电路结构为Mealy型则输出为脉冲信号因为输出不仅是状态变量的函数而且是输入的函数所以输出一定是脉冲信号若电路结构为Moore型则输出是电平信号因为输出仅仅是状态变量的函数所以输出值被定义在两个间隔不定的输入脉冲之间即由两个输入脉冲之间的状态决定例 分析如图所示的脉冲异步时序电路011D10Q
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同步时序电路的设计步骤同步时序电路的设计步骤 同步时序电路的分析是根据给定的时序逻辑电路求出能反映该电路功能的状态图状态图清楚地表明了电路在不同的输入输出原状态时在时钟作用下次态状态的变化情况同步时序电路的设计的设计是分析的反过程其是根据给定的状态图或通过对设计要求的分析得到的状态图设计出同步时序电路的过程 这里主要讨论给定状态图的情况下的同步时序电路的设计对于具体的要求得到状态图的过程一般是
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级第五章 同步时序电路§5—1 同步时序电路的结构§5—2 激励表状态表及状态图§5—3 同步时序电路的分析§5—4 同步时序电路的设计§5—5 集成化的同步时序电路本章作业5.15.25.35.45.55.105.115.125.135.145.165.175.185.20(b)(c)5.215.265.275.
单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级数字逻辑基础 第四章 同步时序电路本章要求:掌握同步时序电路的基本分析过程掌握同步时序电路的设计原理掌握状态表的化简过程4.1 时序电路的描述注:这是一个一般的结构在实际的逻辑中可以合并某些输出和状态也可以没有输入输入变量输出变量状态变量(现态)状态变量(次态)同步时序电路和异步时序电路同步时序电路:记忆电路一般由触发器
SDL (Specification and Description Language)MSC (Message Sequence Chart)3Blockprocess时序电路图8-1 时序电路的一般形式输入Q0S3状态1Q0S3状态115Control状态名18Bz = 01w=001module GRAY (Clock Reset w z) input Clo
第五章 异步时序逻辑电路存储电路562023仅在输入脉冲作用下电路的状态才能发生并只能发生一次转换转换到何种次态取决于电路的现态和输入条件存储电路部分由触发器组成(带时钟端的触发器)脉冲异步电路的分析和设计方法与同步时序电路基本相同都采用状态图和状态表作为分析设计的工具单有些特殊规定5562023分析:该电路包括两个D触发器两个与门有一根脉冲输入线x一个输出端Z注意:钟控触发器的CP端总有一个控制
单击此处编辑母版文本样式第二级第三级第四级第五级单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四级第五级单击此处编辑母版标题样式单击此处编辑母版文本样式第二级第三级第四
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